systemverilog 其實就是 verilog 一個更新的版本, 發布于21世紀初。 其中增加了一些新的語句,特點。 systemverilog 可以直接寫RTL代碼, 如果代碼里都是組合邏輯的話(always_comb), 就是可綜合的
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